In EPI SGA2 wird auf den Ergebnissen von Phase 1 (SGA1) aufgebaut und die zusammen mit der ETH Zürich entworfene Stencil-Tensor-aXellerator STX IP weiterentwickelt. Fraunhofer hat sich hier insbesondere auf die Stencil Processing Unit (SPU) konzentriert. Die SPU-Hardware, die aus einem konsequenten Hardware-Software-Co-Desing entstanden ist, sowie die Software Toolchain werden in SGA2 kontinuiertlich weiterentwickelt, um höhere TRL Level zu erreichen. Konkret geht es um die STX v2, STXv3 sowie entsprechende Compiler und Runtime Anpassungen. Um Applikationen testen zu können werden sowohl Software-, als auch Verilator (Hardware-Emulation) und FPGA basierte Simulatoren weiterentwickelt. Die IP wird in dem Projekt "The European Pilot" in dem sogenannten MLS Chiplet SoC verwendet werden, um den nächsten Schritt Richtung Hardware-Prototyp gehen zu können.