Das ECSEL JU Projekt "Intelligent Reliability 4.0 (iRel40)" hat das übergeordnete Ziel, die Zuverlässigkeit von elektronischen Komponenten und Systemen durch Reduzierung der Fehlerrate entlang der Wertschöpfungskette zu verbessern. Aufgrund der Miniaturisierung wird Zuverlässigkeit zu einer immer größeren Herausforderung sowohl auf Bauelement als auch auf Systemebene und führt zu extremen Anforderungen für künftige komplexe Anwendungen. In iRel40 kooperieren 79 Partner aus 14 europäischen Ländern in 6 technischen Arbeitspaketen (AP) entlang der Wertschöpfungskette Chip-Package-Board/System, 19 Partner davon in Deutschland. In diesem Teilvorhaben wird RBDD eine innovative "Wafer-Level Reliability Test" (WLRT) Ansatz für eine vorgelagerte Zuverlässigkeitsprüfung auf Wafer-Ebene von auf 300 mm prozessierten integrierten Schaltungen entwickeln und umsetzen. Dabei geht es einerseits um Anschaffung und Implementierung eine für RBDD neue WLRT-Infrastruktur. Anderseits geht es um die Konzipierung sowie Einführung einer fortschrittlichen Methodik für WLRT-Datenverarbeitung auf der Grundlage der prädiktiven Analytik. Diese Methodik wird durch Algorithmen der künstlichen Intelligenz und maschinellen Lernen unterstützt. Das Ziel des Teilvorhabens ist es, Zuverlässigkeitsverbesserungen integrierter Schaltungen auf Gehäuse-, Platine- und Systemebene bereits auf 300 mm Wafer-Ebene vorhersagen sowie nachweisen zu können. Die daraus resultierende Kenntnis und Besserung soll ohne Zeitverzug in das Design, Simulation und Prozessierung integrierter Schaltungen zurückfließen, um das Lernzyklus zu optimieren und beschleunigen.